في عالم تصميم الهاردوير، تعتبر عملية التحقق من صحة التصميمات باستخدام التأكيدات (Assertions) خطوة حيوية لضمان جودة الأداء. ومع ذلك، فإن تحويل نوايا التصميم إلى تأكيدات رسمية بلغة SystemVerilog (SVAs) يظل عملية شاقة ومعرضة للخطأ. هنا تأتي أهمية المنشور الجديد الذي يحمل عنوان AssertLLM2، والذي يعد معيارًا مفتوح المصدر مخصصًا لتوليد التأكيدات بصورة تتسم بالواقعية خلال عمليات التحقق من الأجهزة.

AssertLLM2 يتضمن 83 تصميمًا حقيقيًا موزعة عبر 13 فئة وظيفية. يوفر هذا المعيار لمستخدميه تصميماً بنيوياً دقيقاً لكل تصميم، إلى جانب RTL موثوق تم التحقق منه، ومجموعة من النماذج البديلة المعيبة. يدعم هذا المعيار استخدامين عمليين: الأول هو منع الأخطاء، حيث يتم توليد التأكيدات من المواصفات للحماية ضد الأخطاء في التصميم، والثاني هو كشف الأخطاء، حيث تُستخدم التأكيدات لتسليط الضوء على الفجوات بين السلوك المتوقع وما تم تنفيذه بشكل خاطئ.

ويمثل AssertLLM2، وفقًا لأفضل معرفتنا، المعيار الأول الذي يستخدم RTL المعطوب كمدخل لتقييم قدرة اكتشاف الأخطاء. كما يتبنى هذا المعيار إطار تقييم أكثر صرامة يشمل صلاحية التركيب، والتثبت الرسمي، والتغطية، واكتشاف الأخطاء المتراكبة. بفضل هذا النظام، تمكّن AssertLLM2 من تقديم تقييم واقعى وشامل لتوليد التأكيدات، وتأسيس خطوط أساسية صارمة لمستويات أداء النموذجات اللغوية الكبيرة (LLMs) في التحقق من الهاردوير.