في عالم الذكاء الاصطناعي، تعتبر التصميمات المعتمدة على المعالجات القابلة للبرمجة (FPGA) من الأعمدة الأساسية لدعم الأحمال الحديثة. ولكن، التحديات التي تواجه المصممين تشمل التنقل في مساحة تصميم معقدة تضم معلمات معمارية واستراتيجيات تدفق بيانات وهرميات ذاكرة، مما يجعل العملية زمنية ومكلفة. هنا يأتي دور منهجية SECDA التي تسهم في تسريع تصميم المعالجات من خلال محاكاة SystemC وتنفيذ FPGA.

ومع ذلك، حتى مع هذه الأدوات، يتطلب تحديد تكوينات المعالج المثلى جهودًا يدوية كبيرة وخبرة واسعة في المجال. لذا، تم تقديم إطار العمل SECDA-DSE، الذي يدمج نماذج لغوية ضخمة (LLMs) ضمن نظام SECDA. وهذا الإطار يحتوي على أدوات تهدف إلى أتمتة استكشاف فضاء التصميم (DSE) لمعالجات FPGA.

يجمع SECDA-DSE بين أداة مستكشفة منظمة لتوليد تكوينات المعالج ونموذج LLM الذي يقوم باستكشاف موجه قائم على التفكير. كما يتضمن حلقة تغذية راجعة تتيح التحسين المستمر من خلال الضبط المعزز. وقد أظهرت دراسة أولية جدوى SECDA-DSE من خلال تقييم أولي لاستنتاج تصميم معالج متوافق مع قيود التوقيت والموارد على شريحة Zynq-7000.

إن إدخال نماذج لغوية ضخمة في هذا السياق يُظهر مدى إمكانياتها في تحسين كفاءة التصميم وتقليل الأعمال اليدوية، مما يمهد الطريق لابتكارات مستقبلية قد تعيد تعريف كيفية تصميم المعالجات لتلبية احتياجات الذكاء الاصطناعي المتزايدة.