تحسين تقنيات تقسيم أعباء العمل في التعلم الآلي: تكامل بين وحدات المعالجة المركزية ومسرعات تنفيذ الحوسبة في الذاكرة

في عصر تتطور فيه تقنيات الذكاء الاصطناعي والتعلم الآلي بشكل متسارع، تأتي مسألة تقسيم أعباء العمل بين وحدات المعالجة المركزية (CPUs) ومسرعات تنفيذ الحوسبة في الذاكرة (CIM) كأحد التحديات الملحة. حيث تعتبر مسرعات الحوسبة في الذاكرة حلاً جذابًا لتنفيذ عمليات الضرب المصفوفي (Matrix-Vector Multiplications - MVMs) مباشرة في الذاكرة، مما يعزز من فعالية أعباء العمل المتعلقة بالتعلم الآلي.

ومع ذلك، تواجه الطرق الحالية لتقسيم الأعباء العديد من التحديات، بما في ذلك القيود المتعلقة بذاكرة الوصول العشوائي المقاومة (RRAM) مثل الذاكرة المحدودة، وتأخر الكتابة العالي، وقيود العمر. بالإضافة إلى ذلك، فإن هذه الأساليب لا تأخذ في الاعتبار عددًا من العوامل المهمة مثل التوازي وتأثيرات المعمارية على مستوى منخفض، مما يعيق الاستفادة الكاملة من وحدات المعالجة المركزية كمورد تكاملي.

استجابةً لهذه التحديات، قدم الباحثون إطار عمل يعتمد على البرمجة الخطية الصحيحة (Integer Linear Programming - ILP) لتقسيم العمل بين الأنظمة المتجانسة (CPU-CIM). يهدف هذا الإطار إلى تقليل زمن الاستدلال الكلي مع مراعاة قيود RRAM، ويعتمد على المقاييس التجريبية والنماذج التحليلية لتقديم أداء أفضل.

مع استخدام هذا الإطار، تمكن التنفيذ المتجانس بين وحدة المعالجة المركزية ومسرع CIM من تحقيق تسريع يزيد عن 30.9 مرة مقارنة بالتنفيذ القائم فقط على وحدات المعالجة المركزية، و7.3 مرة مقارنة بوحدات المعالجة المركزية عالية الأداء. وبالإضافة إلى ذلك، يوفر استكشاف الفضاء التصميمي (Design Space Exploration - DSE) رؤى جديدة لتصميم مسرعات CIM المستقبلية، مما يمهد الطريق لابتكارات جديدة في هذا المجال.

ما رأيكم في هذه التطورات التقنية؟ هل تعتقدون أن تحسين تقسيم الأعباء يمكن أن يحدث فرقًا في الأداء العملي؟ شاركونا آرائكم في التعليقات.