في عالم تصميم الرقائق الإلكترونية، يعتبر تحسين موضع الشرائح (Chip Placement) من العوامل الأساسية التي تؤثر بشكل كبير على أداء الدوائر بعد التعديل، بما في ذلك استهلاك الطاقة والمساحة. معظم الأساليب التقليدية تعكف على تقليل طول الأسلاك ونهاية المسافة (Half-Perimeter Wirelength - HPWL) كأولوية رئيسية. لكن، أظهرت الأبحاث الأخيرة أن هناك ارتباطاً شبه معدوم بين HPWL وقياسات الأداء بعد التعديل مثل أسوأ تأخير سلبي (Worst Negative Slack - WNS) والإجمالي (Total Negative Slack - TNS). لم يعد بإمكان الأساليب التقليدية تلبية متطلبات الأداء العالية، مما أدى إلى تدهور أداء جميع أدوات الذكاء الاصطناعي المختبرة مقارنة بالأنظمة القابلة للتسلسل الهرمي.

عمل العلماء على تطوير أدوات جديدة مثل PPAPlace، وهي أداة تعتمد على توقعات زمنية متحركة قادرة على تقدير الأداء بعد التعديل بناءً على مواضع الشرائح والمكونات الأساسية. هذه الأداة تستخدم تمثيلاً مزدوج التدفق، يجمع بين اهتمام الرسوم البيانية على قائمة شبكات الشريحة والتفاضي المكاني على شبكة الموضع. تم تدريبها باستخدام تسميات ما بعد التوجيه العالمي. من خلال هذا، تحقق PPAPlace تحسناً ملحوظاً في WNS وTNS بواقع 22% و51% على التوالي مقارنة بأساليب التصميم التقليدية، وفي الوقت نفسه تحافظ على كفاءة استهلاك الطاقة وقابلية التعديل. هذه الابتكارات تمثل خطوة كبيرة باتجاه تبني أساليب ذكاء اصطناعي أكثر فعالية في مجال تصميم الرقائق.

إذا كنت مهتماً بتطورات التصميم الإلكتروني أو ترغب في معرفة المزيد عن PPAPlace وكيفية استخدامه، يمكنك زيارة كود المشروع المتاح على GitHub. ما رأيك في هذا الابتكار؟ هل تعتقد أنه سيغير مستقبل تصميم الرقائق؟ شاركونا آراءكم في التعليقات!