في خطوة غير مسبوقة نحو تعزيز القدرات الحسابية للذكاء الاصطناعي، تقدّم الدراسة الحالية إطاراً مفتوح المصدر يمكّن من تدريب النماذج بشكل كامل على الأجهزة ذات الموارد المحدودة باستخدام معمارية RISC-V. يقوم هذا الإطار، الذي يعتمد على الامتدادات القياسية RISC-V مثل Zfh وZvfh، بتقليل حجم الذاكرة بمعدل يصل إلى 50% مقارنةً باستخدام Float32، مما يعكس كفاءة مذهلة في استغلال الموارد.

كما تدعم التقنية الجديدة سيناريوهات التعلم القائم على النقل وعمليات الضبط الدقيق عن طريق إضافة قدرات تجميد الطبقات، مما يفتح المجال لتوسيع نطاق الاستخدام في مختلف التطبيقات. علاوة على ذلك، يبرز التقرير الفوائد الرئيسية لاستخدام Float16 من خلال تسليط الضوء على الأثر المنخفض على مساحة الشريحة (area overhead) عند استخدام Zfh على FPGA ذو معمارية RV64GC.

تعتبر هذه التطورات فرصة هائلة للمهتمين بتقنيات الذكاء الاصطناعي، حيث يتناول هذا العمل تفاصيل معمقة حول بنية تنفيذ Zvfh ضمن نفس نواة RISC-V، مما يضفي طابعاً جديداً على سرعة وكفاءة معالجة البيانات في بيئات محدودة الموارد.